L'emballage avancé est l'un des points forts technologiques de l'ère « More than Moore ».Alors que les puces deviennent de plus en plus difficiles et coûteuses à miniaturiser à chaque nœud du processus, les ingénieurs intègrent plusieurs puces dans des boîtiers avancés afin de ne plus avoir à lutter pour les réduire.Cet article fournit une brève introduction à 10 des termes les plus couramment utilisés dans la technologie avancée de l’emballage.
Forfaits 2.5D
Le boîtier 2.5D est une avancée de la technologie traditionnelle de boîtier IC 2D, permettant une utilisation plus fine des lignes et de l'espace.Dans un boîtier 2,5D, les puces nues sont empilées ou placées côte à côte au-dessus d'une couche intercalaire avec des vias en silicium (TSV).La base, ou couche intercalaire, assure la connectivité entre les puces.
Le package 2.5D est généralement utilisé pour les ASIC, FPGA, GPU et cubes de mémoire haut de gamme.En 2008, Xilinx a divisé ses grands FPGA en quatre puces plus petites offrant des rendements plus élevés et les a connectées à la couche intercalaire en silicium.Les packages 2.5D sont ainsi nés et sont finalement devenus largement utilisés pour l'intégration de processeurs de mémoire à haute bande passante (HBM).
Schéma d'un package 2.5D
Emballage 3D
Dans un boîtier IC 3D, les puces logiques sont empilées ensemble ou avec des puces de stockage, éliminant ainsi le besoin de construire de grands systèmes sur puces (SoC).Les puces sont connectées les unes aux autres par une couche intercalaire active, tandis que les boîtiers IC 2,5D utilisent des bosses conductrices ou TSV pour empiler les composants sur la couche interposeur, tandis que les boîtiers IC 3D connectent plusieurs couches de tranches de silicium aux composants à l'aide de TSV.
La technologie TSV est la technologie clé dans les boîtiers IC 2,5D et 3D, et l'industrie des semi-conducteurs utilise la technologie HBM pour produire des puces DRAM dans des boîtiers IC 3D.
Une vue en coupe du boîtier 3D montre que l'interconnexion verticale entre les puces de silicium est réalisée via des TSV en cuivre métallique.
Chiplet
Les chipsets sont une autre forme de packaging IC 3D qui permet l'intégration hétérogène de composants CMOS et non-CMOS.En d’autres termes, il s’agit de SoC plus petits, également appelés chipsets, plutôt que de gros SoC dans un boîtier.
La décomposition d'un grand SoC en puces de plus en plus petites offre des rendements plus élevés et des coûts inférieurs à ceux d'une seule puce nue.Les chipsets permettent aux concepteurs de tirer parti d'une large gamme d'IP sans avoir à se demander quel nœud de processus utiliser ni quelle technologie utiliser pour le fabriquer.Ils peuvent utiliser une large gamme de matériaux, notamment du silicium, du verre et des stratifiés, pour fabriquer la puce.
Les systèmes basés sur Chiplet sont constitués de plusieurs Chiplets sur une couche intermédiaire
Forfaits de diffusion
Dans un boîtier Fan Out, la « connexion » est répartie en éventail sur la surface de la puce pour fournir davantage d'E/S externes.Il utilise un matériau de moulage époxy (EMC) entièrement intégré dans la puce, éliminant ainsi le besoin de processus tels que le choc des tranches, le fluxage, le montage de puces retournées, le nettoyage, la pulvérisation sur le fond et le durcissement.Par conséquent, aucune couche intermédiaire n’est requise non plus, ce qui rend l’intégration hétérogène beaucoup plus facile.
La technologie Fan-out offre un package plus petit avec plus d'E/S que les autres types de package, et en 2016, elle a été la star de la technologie lorsqu'Apple a pu utiliser la technologie de packaging de TSMC pour intégrer son processeur d'application 16 nm et sa DRAM mobile dans un seul package pour iPhone. 7.
Emballage en éventail
Emballage au niveau des plaquettes en éventail (FOWLP)
La technologie FOWLP est une amélioration du packaging au niveau des tranches (WLP) qui fournit davantage de connexions externes pour les puces de silicium.Cela implique d'incorporer la puce dans un matériau de moulage époxy, puis de construire une couche de redistribution (RDL) haute densité sur la surface de la tranche et d'appliquer des billes de soudure pour former une tranche reconstituée.
FOWLP fournit un grand nombre de connexions entre le boîtier et la carte d'application, et comme le substrat est plus grand que la puce, le pas de la puce est en réalité plus détendu.
Exemple de package FOWLP
Intégration hétérogène
L'intégration de différents composants fabriqués séparément dans des assemblages de niveau supérieur peut améliorer la fonctionnalité et les caractéristiques de fonctionnement, de sorte que les fabricants de composants semi-conducteurs peuvent combiner des composants fonctionnels avec différents flux de processus en un seul assemblage.
L'intégration hétérogène est similaire au système dans un boîtier (SiP), mais au lieu de combiner plusieurs puces nues sur un seul substrat, elle combine plusieurs IP sous forme de chipsets sur un seul substrat.L'idée de base de l'intégration hétérogène est de combiner plusieurs composants avec différentes fonctions dans le même package.
Quelques briques techniques dans l’intégration hétérogène
HBM
HBM est une technologie de stockage de pile standardisée qui fournit des canaux à bande passante élevée pour les données au sein d'une pile et entre la mémoire et les composants logiques.Les packages HBM empilent des puces de mémoire et les connectent ensemble via TSV pour créer plus d'E/S et de bande passante.
HBM est une norme JEDEC qui intègre verticalement plusieurs couches de composants DRAM dans un package, ainsi que des processeurs d'application, des GPU et des SoC.HBM est principalement implémenté sous forme de package 2.5D pour les serveurs haut de gamme et les puces réseau.La version HBM2 répond désormais aux limitations de capacité et de fréquence d'horloge de la version HBM initiale.
Forfaits HBM
Couche intermédiaire
La couche intercalaire est le conduit à travers lequel les signaux électriques sont transmis depuis la puce ou la carte nue multipuce dans le boîtier.C'est l'interface électrique entre les prises ou connecteurs, permettant aux signaux de se propager plus loin et également de se connecter à d'autres prises de la carte.
La couche intercalaire peut être constituée de silicium et de matériaux organiques et sert de pont entre la puce multi-puces et la carte.Les couches intercalaires en silicium constituent une technologie éprouvée avec une densité d'E/S à pas fin élevé et des capacités de formation TSV et jouent un rôle clé dans le conditionnement des puces IC 2,5D et 3D.
Implémentation typique d'une couche intermédiaire partitionnée du système
Couche de redistribution
La couche de redistribution contient les connexions ou alignements en cuivre qui permettent les connexions électriques entre les différentes parties du boîtier.Il s'agit d'une couche de matériau diélectrique métallique ou polymère qui peut être empilée dans le boîtier avec une puce nue, réduisant ainsi l'espacement d'E/S des grands chipsets.Les couches de redistribution sont devenues partie intégrante des solutions de boîtiers 2,5D et 3D, permettant aux puces qui s'y trouvent de communiquer entre elles à l'aide de couches intermédiaires.
Packages intégrés utilisant des couches de redistribution
TSV
TSV est une technologie de mise en œuvre clé pour les solutions d'emballage 2,5D et 3D et est une plaquette remplie de cuivre qui fournit une interconnexion verticale à travers la puce de la plaquette de silicium.Il traverse toute la matrice pour fournir une connexion électrique, formant le chemin le plus court d’un côté à l’autre de la matrice.
Des trous traversants ou vias sont gravés jusqu'à une certaine profondeur depuis la face avant de la plaquette, qui est ensuite isolée et remplie par dépôt d'un matériau conducteur (généralement du cuivre).Une fois la puce fabriquée, elle est amincie depuis l'arrière de la tranche pour exposer les vias et le métal déposé sur la face arrière de la tranche pour compléter l'interconnexion TSV.
Heure de publication : 07 juillet 2023